芯片研发成本增加30%~50% 异构集成将成为新发展方向

摩尔定律是否失效了?近年来，这一讨论不绝于耳。随着芯片工艺技术不断演进，芯片设计和制造成本都在呈指数级增加，去年开始有两家大型芯片制造商先后放弃先进工艺研发，同时，先进工艺每一代至少较上一代增加30%~50%的设计成本。

“技术会继续发展，芯片集成度会继续增加，但是像过去那样提高性能、降低功耗而不增加成本已经不存在了。”近日，在接受第一财经市场调查研究员专访时，赛灵思中央工程部芯片技术副总裁吴欣告诉市场调查研究员，除了继续通过晶体管微缩来提高密度之外，异构集成(Heterogeneous Integration，HI)也被认为是增强功能及降低成本的可行方法，是延续摩尔定律的新路径。

1、2019年H1中国集成电路产业销售额突破3000亿

近年来，中国已成为带动全球半导体市场增长的主要动力，多年来市场需求均保持快速增长，以中国为核心的亚太地区在全球半导体市场中所占比重快速提升。根据中国半导体协会公布的数据来看，2018年中国集成电路行业销售额为6532亿元，同比增长20.7%，但受到全球半导体市场下降影响，中国集成电路产业增速有所下降。中国半导体行业协会统计，2019年1-6月中国集成电路产业销售额为3048.2亿元，同比增长11.8%。

2、研发成本越来越高 至少增加30~50%

芯片行业是典型的人才密集和资金密集型高风险产业，如果没有大量用户摊薄费用，芯片成本将直线上升。华为曾向媒体透露7nm的麒麟980研发费用远超业界预估的5亿美元，紫光展锐的一名工作人员则对市场调查研究员表示，(5G Modem)研发费用在上亿美元，光流片就特别费钱，还有团队的持续投入，累计参与项目的工程师有上千人。

一方面，制造成本不断攀升。吴欣指出，由于使用多次曝光(multi-patterning)，从20nm开始，芯片制造成本便上升很快。“本来一次曝光，现在两次：本来一个机台一天做4000片wafer(晶圆)，现在两次曝光只能做2000片了。一片晶圆从头到尾大概需要几十步的光刻过程，假如光刻占设备成本的一半，有一半都需要两次曝光，成本就增加了25%。”

作为芯片制造业中最核心的设备，光刻机也越来越昂贵。“整个业界花了二三十年的时间把EUV(极紫外光)做出来，今后几代光刻都会使用EUV。一台EUV光刻机就可能需要2亿美金。台积电、英特尔的新工艺生产线都需要十几台这样的设备。”吴欣告诉市场调查研究员。

越来越高的费用也让晶圆代工厂望而却步。格芯(GlobalFoundries)去年8月正式对外宣布放弃7nm和更先进制程的研发，并调整相应研发团队来支持强化的产品组合方案。此前，台联电也宣布放弃12nm先进制程的投资。

市场调研公司预测，未来5年有能力投入先进制程的晶圆代工厂只有台积电、三星和英特尔，在激烈竞争之下，一定会让定价压力会一路延烧。

另一方面，设计成本也不断上涨，每一代至少增加30~50%的设计成本，主要是“人头费”。吴欣表示，对于芯片设计而言，此前迭代无需考虑新的工艺问题，“只需了解65nm比90nm小多少，可以直接把90nm上的设计拿到65nm工艺上，重新设计一下马上就能做，整个过程半年、一年就完成了。但现在7nm和16nm有很多不一样的地方，不能把16nm的设计直接放到7nm上，从架构到设计到后端都要做很多改变。”

由于芯片设计越来越复杂，设计的周期和人数都要增加。“过去设计一年现在需要两年;过去1000人一年，现在2000人两年，变成四倍了。”对于绝大多数芯片制作厂商而言，这无疑是一个非常大的负担。

因此，对于一些超大数据企业纷纷自己造芯的现象，吴欣指出，“这些芯片本身不一定赚钱，但谷歌、百度、阿里巴巴这些数据公司会想做自己的芯片是因为这会让企业自己的搜索引擎等业务更有效率，在系统层面上能够享受到好处。”

但是对于创业企业而言，资本、人才和客户都存在问题，“即使大如谷歌，做TPU的团队也并不大，远不够设计芯片并维持芯片迭代，需要外包给芯片公司，其他的创业公司又有多少钱和人?”

异构集成成为新潮流 更看重终端应用场景

在芯片设计和制造成本越来越高的情况下，异构集成作为先进封装技术越来越受关注，被认为是增加芯片功能，及降低成本的可行方法，也被视为延续摩尔定律的新路径。

异构集成主要指将多个单独制造的部件封装到一个芯片上，以增强功能性和提高工作性能，可以对采用不同工艺、不同功能、不同制造商制造的组件进行封装。通过这一技术，工程师可以像搭积木一样，在芯片库里将不同工艺的小芯片组装在一起。

吴欣举例称，“我们做第一颗异构集成芯片是V2000T。如果当时不用异构集成的话，芯片要大很多。这么大的芯片良率太低，一片12寸的晶圆在当时只能出两个通过良品测试的芯片。“

他解释称，良率和面积并不是线性关系，而是呈指数关系，“如果把这颗原本很大的芯片切分成四块，每片晶圆能有100个通过良品测试的裸晶片，再把每四个组成一颗完整的芯片，就可以有25颗芯片。考虑到额外的一些损失，即使损失一半也还剩12颗;对客户来说，也不需要花6倍的价钱去买。”

以赛灵思的FPGA产品为例，吴欣告诉市场调查研究员，通过采用异构集成技术，最近几代FPGA容纳的最大逻辑单元数量比起仅靠摩尔定律增加了70%甚至一倍以上。

不过，异构集成在延续摩尔定律的同时也面临可靠性、散热、测试难度等多方面的挑战。

更复杂的封装技术意味着测试也更难。常规的芯片测试中，一个芯片测试后进行封装再进行整体测试。而系统化封装中，对每个小芯片的性能测试以及整体系统的测试无疑让芯片测试变得更加复杂。

吴欣指出，异构集成并不简单，要让集成的芯片和单片芯片具有一样的可靠性需要很多工作。

同时，他强调，异构集成时代更看重终端应用场景，而不是功能越强越好，“以前摩尔定律的黄金时代，芯片工艺从90nm到65nm到40nm，不用想，40nm肯定比65nm要好。 但是异构集成不是这样，能力越强成本也越高，并不存在哪种技术一定更好，而是说你的产品最适合哪个就去选哪个。”